더욱 강력해진 WEBENCH(웹벤치) 파워 디자이너
양*대 : 설계결과가 외부 노이즈에 대한 대책이 세워졌는지 궁급합니다. 단순히 전원 입/출력에 대한 설계만 하는지 궁금합니다.
: 노이즈 팩터를 시뮬레이션 결과를 보고 debugging을 통해서 개선하는 결과롤보실수 있습니다.
이*우 : 보통 시뮬레이션 시 제품에 대한 환경 설정(온도, 동작 전압 등)에 따라 달라지게 되는데 부품에 대한 라이브러리 정보가 다양한가요?
: 외부 온도에 대해서는 지원하지 않지만 동작전압은 지원합니다.
이*상 : power designer에서 edit를 통해 별도의 active소자를 추가하여 simulation이 가능한가요? 물론 TI 제품으로..
: 연동되는 시뮬레이션은 지원되지 않지만 여러개의 FPGA같은 멀티 Power 를 가지는 칩을 지원하는 Power rail은 지원이 가능합니다.
김*택 : webench tool을 제공하지 않는 part들은 ref. 회로만 봐야 하나요? 아니면 tool에서 사용할 수 있는 방법이 따로 있나요?
: 만일 웹벤치에서 제공하지 않는다면, 기본적으로 Datasheet 이나 application note를 참고하셔도 되며, 추가적으로 TINA tool에서도 지원 가능여부를 확인 하시는 것도 좋을 듯 합니다
정*균 : input과 output 전압및 전류를 고정해 놓고, 온도에 따른 trace를 그려볼 수 있는지요?
: 넵, 가능 합니다
서*윤 : 설계된 회로 및 PCB 데이터 연동 되는 6가지 PCB는 어떤 툴 인가요?
: Altium Designer OrCAD Capture CIS DxDesigner DesignSpark P-CAD Cadsoft Eagle 이상 6가지입니다.
Atmel 제품(MCU/Touch key/IoT(WIFI/BT/BLE/ZIGBEE/Sigfox)을 위한 통합 개발 tool-Atmel Studio 7.0 소개
서*준 : rtos없이 이더넷 기능을 사용할 수 있는 제품이 있나요?
: 이더넷의 경우는 Ehternet1 Xpro 는 별도의 제품의 있어, Atmel MCU 에 붙여 사용하실 수 있으며, 해당 예제도(noe RTOS version) 아래방법으로 다운 가능합니다. Atudio studio -> file -> new-> Example project -> Search TCP/IP .
서*욱 : atmel start 상에서의 환경설정 이외 코드편집 및 칩라이팅 기능은 계획이 없으신가요? (m-bed 유사환경)
: 코드 편집 기능은 이미 사용이 가능하고 라이팅 기능고 Ateml Studio 7에서 향상이 되었습니다
서*욱 : atmel start 의 m-bed 대비 장점 소개 바랍니다.
: ASFv4 을 사용하였습니다. ASFv3(embeded ASF) 대비 code size 및 bianry size 등이 optimization 되었습니다.
차세대 하이엔드 FPGA, Stratix 10의 혁신적인 Hyperflex 아키텍쳐 집중탐구
장*영 : 최대 몇 Gbps까지 설계 가능한가요? 10Gbps급도 가능한가요?
: Device 군에 따라 다르지만 GXT 30Gbps , GX Device는 17.4Gbps 까지 가능합니다. 10Gbps도 당연히 가능합니다.
서*준 : 하이퍼관련 레지스터들은 유저가 타이밍을 분석해서 수동으로 추가 해 주어야 하나요? 아니면 툴의 옵션을 선택하면 자동으로 툴에서 레지스터를 추가해서 fmax를 향상시키나요?
: Tool의 design guide 에 맞춰 단계별로 opmization을 수행해야 하고, retiming 은 quarrus option 만으로 자동으로 진행 됩니다.
서*준 : 하이퍼관련 레지스터들은 유저가 타이밍을 분석해서 수동으로 추가 해 주어야 하나요? 아니면 툴의 옵션을 선택하면 자동으로 툴에서 레지스터를 추가해서 fmax를 향상시키나요?
: Hyper register는 tool이 자동으로 추가하거나 적당한 위치에 fitting을 합니다. 하지만 여기서 Hyper register를 사용하기 위한 조건에 만족시켜야 합니다.
서*준 : 32개의 데이터 버스에서 버스신호들의 skew와 fmax를 쉽게 확인 가능한가요? 하이퍼 레이지스터가 각 데이터 버스에 삽입되어 있는지 여부를 확인할 수 있나요?
: skew 및 fmax는 TimeQuest를 통해 확인이 가능하시며, 삽입여부는 Chip Planner 를 통해 확인 가능합니다.
남*식 : Hyper-optimization의 경우 hyper-register를 적용하는 것 외에 기존 optimization 방식과의 차이는 없는 것인가요?
: 예... 그렇습니다. 일반적인 optimization 방법이고, Stratix 10에서는 이것을 logic cell이 아닌 routing path에서 register를 만들어 낼 수 있는 것입니다.
전*수 : 기존 설계를 컨버전해서 하이퍼 레지스터로 로직셀 효율 높이는 옵티마이즈 옵션으로 변환등이 가능한지요.. 별도로 개발자가 수동작업이 들어가야 하는지요
: 기존 설계를 컨버젼하여 적용하는 것은 가능합니다. 수동 작업은 본 세미나의 Hyperflex 알고리즘 적용 하는 작업이 필요합니다. 단 device는 stratix 10을 사용하셔야 합니다.
남*식 : 최대 delay를 기준으로 retiming을 하면 몇 개의 register까지 함께 고려해서 retiming을 하는 것인지요? 목표값을 주고 그 기준을 넘기면 retiming을 마무리하는 것인가요?
: 목표값에 대한 설정은 없습니다. Design안에서 선언되는 clock이 기준이 될 것이며, Timing을 meet하기 위해 Tools이 Device가 가지고 있는 hyper register를 통해 Target을 도달할 것입니다.
임*오 : Hyper-Register를 사용하기 위하여 Quartus 툴에서 별도의 옵션을 사용해야 하나요?
: 지금 현재 Quartus version에서는 옵션을 위해 patch가 필요하며 update version에서는 Quartus에 포함 됩니다.
고*철 : 설계시 타이밍 에러가 거의 없다고 보면 되나요?혹은 타이밍 옵티마이저 작업을 개발자가 할 필요가 없어지나요?
: 타이밍에 대해 툴이 좀 더 지능화된 것입니다. 이전과 마찬가지로 개발자분들이 매뉴얼하게 타이밍을 잡을 수도 있습니다. 그렇다면 툴이 최적화한 것과 개발자분들이 최적화한 것 둘 중에 좋은 것을 취하시면 될 것입니다.
임*오 : Hyper-Register를 사용하기 위하여 Quartus 툴에서 별도의 옵션을 사용해야 하나요?
: 지금 현재 Quartus version에서는 옵션을 위해 patch가 필요하며 update version에서는 Quartus에 포함 됩니다.
양*대 : 성능향상은 있어보입니다. 하지만 하이퍼레지스터가 10배 정도 많다고 하면 그만큼 영역을 많이 점유하지 않나요!?
: Hyper regiter 사이즈는 현재 실리콘 공정에서 제작시 매우 작은 크기로 만들 수 있습니다. Arria 10 대비 die size가 큰 차이가 없는 것으로 알고 있습니다.